Nu var det ett tag sedan jag provade sist, jag tror det var ISE6.2 men det fanns en del buggar som gjorde det hela omöjligt.
EDIT:
Jag *tror* att det hade med parameterisering av VHDL att göra. Från verilog->VHDL. Men jag lämnade ett case hos Xilinx så det kanske är åtgärdat.
