CPLD för den absoluta nybörjaren

[AndersG]

Faktum är att Digital är rätt kul. Man kan rita ett tillståndsdiagram och sedan be den göra en krets som man sedan kan simulera. Man ser signalerna i kretsen och hur statusen ändrar i diagrammet.

FSM_2025-10-23_20-19-24.jpg

Jag kan ju leka med detta och sedan exportera som VHDL eller Verilog!

[ToPNoTCH]

Ähh hoppa på Verilog.

Med dom där Tang Nano grejorna som kom för något år sedan finns det inga ursäkter att inte testa lite.
Jag är nybörjare, men har lyckats skapa några roliga grejor som SPI interface styrning av en sample & hold krets, Demux av 8 kanaligt ljud (I2S) etc.

Man har ju hört om den "höga tröskeln" men jag tycker man kom framåt ganska fort.

[AndersG]

Absolut! Men jag ser lekandet i Digital mera som ett sätt att få en start på det hela, en början som man exporterar. Digital kan exportera både till VHDL och Verilog.

[AndersG]

En sak som jag undrar över är klockan. En ATF150x har tre klockingångar. Att man behöver en klocka för synkron logik fattar jag, men om man har flera? Är det "fittern" som bestämmer hur de används?

[guckrum]

Gissar att det är för att en enda CPLD skall kunna ersätta ett flertal komponenter i en design, komponenter som har helt olika funktioner och därmed eventuellt också olika klockor.

[AndersG]

Så långt fattade jag oxå, men undrade närmast hur man vet vem som klockas av vad?

[kodar-holger]

Från databladet:
The clock itself can either be one of the Global CLK Signals (GCK[0:2]) or an individual
product term. The flip-flop changes state on the clock’s rising edge. When the GCK signal is
used as the clock, one of the macrocell product terms can be selected as a clock enable.
When the clock enable function is active and the enable signal (product term) is low, all
clock edges are ignored.

Så jag gissar att du väljer vilken klocka som skall gälla per makrocell. Det ser ju lite så ut även i bilden som beskriver en makrocell.

(Jag vet egentligen inget. Bara kollade databladet)

[guckrum]

Ja, någonstans finns en fil som mappar pinnarna på kapseln till signalnamn, resten fixar sig automatiskt.

Så länge du har din klocksignal på en av de tre klockpinnarna så kommer det att bli rätt. Sätter du klockan på en annan pinne kan det hända att fittern löser det ändå genom att dra signalen runt genom lite logik och muxar så att den ändå hamnar på vippornas klockingång till slut - men då är timingen inte bra. Dålig designmetodik.

[AndersG]

Ko man skapar en fil som definierar vilken pinne som motsvarar vad. Jag får testa helt enkelt. Kom så långt att jag satte en DIL 24MHz oscillator på labbplattan bredvid, men mitt arbete har kommit emellan.