VHDL med ModelSim (igen).

AndersPP · Inlägg av **AndersPP** » 23 september 2006, 17:02:00

Jag får ursäkta mig nu ifall jag har gjort något fel med att ha skapat två stycken trådar. Dock handlar dessa trådar om två enskilda saker så jag hoppas inte att jag får massor av "skit".

Nu har jag suttit en del och lärt mig nya saker med ModelSim. Jag har lyckats skriva ett program i VHDL som uppför sig precis som det skall, kompilering och allt fungerar utmärkt!

Nu kommer ytterliggare ett problem som är lite större, jag hoppas någon kan hjälpa till på denna biten.
VHDL-koden fungerar som det skall, dock så vill jag se tidsdiagramen för 3 signaler på utgångarna, men det enda jag får fram är följande;

Detta är givetvis fel, hur skall jag gå tillväga för att få det korrekt.

Tacksam för hjälp!

PS. Tack till de andra som hjälpte till med det övriga.

cyr · Inlägg av **cyr** » 23 september 2006, 18:35:30

Alla signaler är odefinierade...

Hur vet du att koden funkar om du inte fått fram något diagram?

Om du vet att koden är korrekt har du kanske bara inget som driver insignalerna -> dessa är odefinierade -> utsignalerna blir också odefinierade.

Om det är en liten simpel sak kan du använda "force" i modelsim för att driva insignalerna, annars skriver du lämpligen en liten testbänk.

AndersPP · Inlägg av **AndersPP** » 23 september 2006, 18:44:21

Hej!

Koden är ok.

Kurslitteraturen är verkligen inget vidare, så jag har sökt efter lite kompendium på internet men blir ännu mer förvirrad när jag försöker med det du nämnde "force"?

Sedan läste jag något om "Do.fil" kan detta vara något jag behöver, ytterst tacksam för svar!

rehnmaak · Inlägg av **rehnmaak** » 23 september 2006, 19:01:24

Svårt att ge något definitivt svar på frågan eftersom jag inte vet hur din vhdl-kod ser ut, om du har någon testbänk etc etc.

Generellt så måste du definera alla signaler till något värde. Gör du inte det så blir signalen 'U' (undefined). Om du gör en logisk operation på en signal som är 'U' så kan resultatet bli antingen '0', 'U' eller '1' beroende på vilken operation du gör.

Normalt sett så brukar man ha en reset-ingång på entity:n som man drar aktiv under några cykler på testbänken. Har man gjort sin läxa är då *alla* signaler i designen definerade till '1' eller '0'.

AndersPP · Inlägg av **AndersPP** » 23 september 2006, 19:13:21

Okej, det är fotfarande lite oklart hur jag skall få fram tidsdiagrammet.Jag postar koden så ni får inblick i det hela.

rehnmaak · Inlägg av **rehnmaak** » 23 september 2006, 19:23:30

buffer var en lattjo portdeklaration... den har jag nog aldrig använt.

Hade du någon testbänk?

Annars så är det bara att skriva en sådan och instantiera Vtbird så ska det nog fungera. I testbänken skickar du in clock, reset, left mm.

cyr · Inlägg av **cyr** » 23 september 2006, 19:24:33

OK, och vad har du gjort för att skapa "indata" på signalerna CLOCK, RESET, LEFT, RIGHT, HAZ ?

Om du inte stoppar in nåt så får du inte heller ut nåt.

AndersPP · Inlägg av **AndersPP** » 23 september 2006, 19:30:01

Ja du, faktiskt inte aning, inget antar jag.

Vad och vart skall jag placera indata värdena i programmet?

Känner mig en aning dum nu...

cyr · Inlägg av **cyr** » 23 september 2006, 19:36:36

För det första, kalla det inte för "program". Det gör att man tänker sig ett vanligt program för en mikroprocessor och då är man inne i helt fel tankebanor.

Du ska inte ha indatan där, datan kommer ju utifrån den modulen du har skrivit. Antingen gör du "som man ska" och skriver en testbänk. Det är en annan VHDL-modul som instansierar den modul som du vill testa och skickar in testdata.

Quick-and-dirty varianten är att man använder "force" i modelsim för att tala om vad som ska in, och vid vilken tidpunkt.

T.ex. så behöver du ju en klocksignal till din modul, ungefär såhär vid modelsim-prompten:

force CLOCK 0 0 ns, 1 5 ns -repeat 10 ns
run 1 us

Nu har du fått en klocksignal med en period på 10ns...

Om det inte står nåt i din kurslitteratur om det, så kolla på google efter exempel.

AndersPP · Inlägg av **AndersPP** » 23 september 2006, 20:00:28

Okej!

Jag hittade ett intressant kompendium dessutom på svenska. Där behandlas det som du talar om - Instimuli.

Men jag hittar inte vart jag skall skriva in värderna, håller på att bli tokig med andra ord. Jag följer med på ditt argument, men det går inte att hitta.
Det enda jag hittar där man kan forca är;

Jag är tacksam för att du är tålmodig med mig.

cyr · Inlägg av **cyr** » 23 september 2006, 20:11:30

Mitt modelsim på den här datorn verkar inte vilja starta, så jag kan inte fixa en skärmdump. Men visst har du ett fönster med en prompt nånstans?

Där kan du skriva in kommandon som force, run, restart osv.

AndersPP · Inlägg av **AndersPP** » 23 september 2006, 20:13:12

Ska se, hold on så tar jag print tror jag vet vad du menar nu.

Nu ska vi se, jag har ringat in de jag antar att du menar, är lite osäker.

EDIT: hittade det nu, det är fönstret längst ner, ska se här hur det blir.

rehnmaak · Inlägg av **rehnmaak** » 23 september 2006, 21:32:38

Gör nu som man ska göra!

Skriv en vhdl snutt som instantierar din modul.

ex:

Kod: Markera allt


uut: Vtbird
port map(CLOCK => CLOCK,
.
.
)

tb1 : process()
begin
  clk <= '0';
  wait for 10 ns
  clk <= '1';
  wait for 10 ns
end process;

tb2 : process()
begin
  RESET <= '1';
  wait for 100 ns
  RESET <= '0';
  LEFT <= '1';
  wait for 1 us
  .
  .
  .

  wait;
end process;

AndersPP · Inlägg av **AndersPP** » 23 september 2006, 22:18:01

Så om jag enbart är ute efter 3 signaler, så behöver jag bara skriva clk, reset samt de tre andra signalerna?

PS. Hur lägger man in denna fil sedan

rehnmaak · Inlägg av **rehnmaak** » 23 september 2006, 23:39:16

Det är väl bara att kompilera och ladda in i biblioteket som du gjorde med den andra filen?