Du får säga till
define (TS) om jag inkräktar men det känns i alla fall lite relaterat.
Blev nyfiken nu när du skrev din beskrivning
persika, så jag ritade upp schemat i LTspice och granskade resultatet.
Ska jag vara riktigt ärlig så är jag nog helt vilsen för jag får inte ihop det här. Orkar någon förklara så vore jag tacksam.
Som jag förstår det så när spänning läggs på så laddas C1 upp och i startögonblicket så blir det är ~5V på basen Q2 (PNP). I och med Vbe < 0,6V så är transistorn stängd och såldes kommer inte heller Q1 leda.
C1 + R1 fungerar som ett inverterat RC-nät (obs, eget uttryck

) men C1 laddas långsamt ur genom R1.
När spänningen på PNP:ns bas har sjunkit till ~4,5V så börjar trissan leda, som i sin tur slår på Q1. När denna leder så dras ström genom R2 och spänningsfallet över R2 ökas rejält.
I det här läget laddas C1 ur helt och hållet och kretsen har nått sitt "ändläge". Men sen då, hur börjar Q2 (PNP) att strypa?
Schemat:
osc_schematic.JPG
Uppstart till första puls:
osc_startup.jpg
Först puls, närbild:
osc_first_pulse.jpg
Du har inte behörighet att öppna de filer som bifogats till detta inlägg.