Jag har en FPGA klockad i 100MHz, som genererar en PWM-signal på 250KHz.
Då blir väl varje PWM-cykel 400 FPGA-cykler? (100e6 / 250e3)
Och upplösningen blir ungefär 8.64 bitar? (LN(400) / LN(2))
Och för att kunna höja upplösningen till 10 bitar (vilket jag egentligen inte behöver, men det är intressant att förstå hur man gör) så måste jag
* Höja FPGA-klockan till >= 256MHz (250e3 * 1024) eller
* Sänka PWM-klockan till <= 97.7KHz (100e6 / 1024)
Stämmer detta? Formlerna verkar rimliga i mitt huvud men det händer rätt ofta att jag missar något enkelt misstag
![Smile :)](./images/smilies/icon_smile.gif)