4-lagers kretskort (jord kring signaler)

[Korken]

Godagens!

Jag har en fundering när det gäller 4-lagers design av kretskort.
En mycket vanlig layout för 4-lagers designer ser ut såhär:

Kod: Markera allt

SIG 1
-----
 GND
-----
 VCC
-----
SIG 2

Och jag har som vana att fylla all oanvänd yta i både SIG 1 och SIG 2 med jordplan.
Men jag har sätt att vissa designer fyller inte ut SIG 1 och SIG 2 med jordplan, utan bara använder bara det interna jordplanet.
Finns det någon anledning för detta? Är det "dåligt" att fylla ut med jord? Vad är "industristandarden" för detta?

[13th.Marine]

Ansluter man inte kopparytorna till jordplanet ordentligt så kan dessa komma att agera antenner istället.

Jag brukar köra "Copper fill", men ser till att strössla med vior.

[limpan4all]

Nej, det finns ingen standard för detta.
Jag fyller också Top och Bottom med GND har alltid gjort så (fast ser till att det inte finns oanslutna delar) samt lägger in en viahålsmatta (typ C-C 600mil ) mellan alla lager i GND planen enligt devicen ju starkare GND desto bättre.
Fast i våras var jag på kurs och lärde mig nyheter

Jag kommer hädanefter inte göra fyrlagerskort alls längre utan sex-lagers om det inte räcker med tvålagers.

Varför detta, jo om flankhastigheten på singel-ended signaler motsvarar högre frekvenser än 30MHz så fyller avkopplingskondensatorer ingen funktion alls utan det är bara kapacitansen mellan VCC Och GND lagret som jobbar och det är svårt att få till tillräckligt kort avstånd mellan lager 2 och 3 ((vid 4-lagers kort) men enkelt att få till <=0,15mm mellan lager 2 och 3 i ett sexlagerskort och då får jag dessutom ett signal lager till att leka med och ett jordplan ytterligare i lager 5 så jag kan ha rätt karakteristisk impedans i båda ytterlagren. Det för dessutom med sig en annan fördel, man kan sätta alla avkopplingkondensatorerna i princip vart man vill på kortet, typ där dom får plats. Konstigt att jag inte lärt mig detta tidigare.

Jäkligt bra kurs förresten, som varmt kan rekommenderas http://www.ee-training.dk/home/lee-ritc ... -integrity djäkligt mycket pengar, men den bästa kursen jag någonsin gått, och jag borde gått den 15 år tidigare. Så mycket bekymmer det hade sparat mig.
Om pengarna inte räcker så läs åtminstone Lee Ritcheys bok "Right the first time" bara att anmäla sig till nyhetsbrevet så kommer den som PDF.
Ja, jag litar på allt som den manen påstår om signalintegretet, han har överbevisat mig om att att han vet vad han pratar om och dragit tillräckligt många exempel som backar upp sina påståenden. Två tummar up.

[NULL]

Teoretiskt skulle det kunna öka kapaciviteten i vissa punkter genom att avståndet mellan signal och jord minskar.
Men jag undrar om det har någon större betydelse i de flesta fall...

[13th.Marine]

Hur är prisskillnaden mellan fyr- och sexlagers då?

Sexlagers har ju fördelen att man lättare kan impedansanpassa (har jag fått för mig).

[Korken]

Tack för svaren!

13th.Marine:
På PCBCart så är det ca 2 ggr dyrare med 6-lagers mot 4-lagers (testade med 40x40 mm design) om 100 st.

Men att impedansanpassa går utmärkt på 4-lagers, bara du vet avståndet mellan jordlagret och signallagret.
På de UWB moduler jag precis tog fram så har jag 4-lagers design med 0.24 mm mellan GND och SIG 1. Då gick det fina fisken att fixa impedanser.

[limpan4all]

Det klassiska svaret har varit att 4 lagers är dubbelt så dyrt som tvålagers.
Så om ett kort kostar 100:- som tvålagers så kostar det 200:- som fyrlagers, 300:- som sexlagers osv.

Men numera stämmer det inte längre priserna har gått ner.
Om tvålagers kostar 100:- så kostar fyrlagers, 150:- sexlagers 200:- i kvantiteter 500st och uppåt.

[13th.Marine]

Bra att veta! Tack!

[blueint]

Små kvantiteter och flera lager är väl där det blir dyrt?

[Micke_s]

Priset beror också på om kortet behöver dolda, blinda vior osv

[Korken]

På PCBCart tycks dolda/blinda vior mest öka "Setup Cost".
Men den ökar ganska rejält.

[retundo]

Brukar alltid köra copper pour på yttre lager och ordentligt med stitching vias för att inte potentialskillnad i planen. Iofs arbetar jag endast med 6 lagers kort.

...
Jag kommer hädanefter inte göra fyrlagerskort alls längre utan sex-lagers om det inte räcker med tvålagers.

Varför detta, jo om flankhastigheten på singel-ended signaler motsvarar högre frekvenser än 30MHz så fyller avkopplingskondensatorer ingen funktion alls utan det är bara kapacitansen mellan VCC Och GND lagret som jobbar och det är svårt att få till tillräckligt kort avstånd mellan lager 2 och 3 ((vid 4-lagers kort) men enkelt att få till <=0,15mm mellan lager 2 och 3 i ett sexlagerskort och då får jag dessutom ett signal lager till att leka med och ett jordplan ytterligare i lager 5 så jag kan ha rätt karakteristisk impedans i båda ytterlagren. Det för dessutom med sig en annan fördel, man kan sätta alla avkopplingkondensatorerna i princip vart man vill på kortet, typ där dom får plats. Konstigt att jag inte lärt mig detta tidigare.
...

Har inte tidigare hört talas om att det inte skulle gå att få till låg impedans med avkopplingskondensatorer i så låga klockfrekvenser som 30MHz med ett fyra lagers kort. Förövrigt går det att svänga på buildup:en så att man får lager 3 och lager 2 nära varandra och har större avstånd mellan L1->L2 och L3->L4. Jag kan säga att jag inte är speciellt förtjust i Lee Ritcheys bok "Right the first time", priset kan man ju inte klaga på men har ett svagt minne av att det fanns en hel del saker som var slarvigt beskrivet. Däremot kan jag rekommendera Erig Bogatins böcker samt de kurser som finns på http://www.bethesignal.com/ .

[eljonas]

Idag är många moderna kretsar (godtycklig FPGA, minne, etc.) långt under 1ps i stigtid och då är det bara plankapacitansen som är nåt att räkna med - alla vanliga kondensatorer är inte särskilt kapacitiva i de hastigheterna.

Microcontrollers brukar vara lite mer modesta.

Generellt är det svårt att få tag i info om hur digitala kretsar och dess IO behöver avkopplas. Man kan få lite aningar om IBIS-modeller på kretsens drivare finns tillgängliga.

Om man vill läsa mer top-of-the-line signalintegritetsdiskussioner så är det mailinglistan SI-list som gäller, där bl.a. Bogatin regelbundet postar.


Strössla med vior kan man göra, men det viktigaste är att det finns vior där strömmen går OCH att dessa viorna inte skär av matningsplanen (så det inte blir ett särskilt kontinuerligt plan).

Av bekvämlighetsskäl brukar jag ha jordfyllning på ytterlagren - det är så gött att skrapa lite lack och ha nåt att jorda oscilloskopsproben mot.


/J

[ghu]

"Idag är många moderna kretsar (godtycklig FPGA, minne, etc.) långt under 1ps i stigtid"

Det låter otroligt snabbt i mina öron. Kan du länka till något datablad för någon vanlig FPGA eller minne där man kan läsa om detta?

[retundo]

Kanske det ska vara ns?

Har annars hört att FPGAn är egentligen enda komponenten där kraven på PDN:et är ordentligt specat, är det någon som har erfarenhet av detta?