Jag utgick också från att varje FET skulle behandlas så lika som möjligt.
Nu såg jag en optimeringsgrej. Det går ju lika bra att invertera drivsteget till de höga FETarnas gate, så kan jag ju ta bort två transistorer med fyra tillhörande resistorer, vinna några nanosekunder dödtid (på rätt håll = förlängning) på det och jag behöver då bara en fyrdubbel NAND-grind (7400) som logikkrets per brygga.
Hjälp, jag måste vara optimeringsskadad
