library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; -- 4 bitars SAR entity sar4 is port( clk_50, data, startn: in std_logic; -- startar konvertering vid startn = '0' convc: out std_logic:='0'; -- convc visar '0' efter avslutad konvertering dout: out std_logic:='0'; -- seriel...

Kondensator i serie med signalen, HP. Motstånd i serie, LP. Skulle du kunna utveckla ditt resonemang? Google ger mycket info om lågpassfilter etc. Och en sökning på RC filter gav detta. http://www.es.lth.se/ugradcourses/grundel/svarbode.pdf Jo, givetvis, har kollat en del där men tänkte om något er...

Fick aldrig något direkt svar på min fråga. I alla fall hur kan man se på en krets (utan datablad) om det är ett LP, HP eller BP filter. Jag har för mig att det finns några enkla regler, t.ex. om kondensatorn ligger i serie med resistor och skickar signalen till GND...

Tacksam för svar.

Jag undrar hur man kan se på en krets om det är HP eller LP filter.

Jo, jag märkte av det , sprutar ut massa med XXX. Gah, detta programmet var svårt att få ut sina utsignaler i.

Najs, ska nog pröva på båda två, dock verkar force kommandot lite rostigt. Så här är mind VHDL-kod, kan påpeka att det blir väldigt konstig när jag kör force kommandona. Det är enbart clk och tre andra signaler som blir bra. Rehnmaak, har du lite fler tips? library ieee; use ieee.std_logic_1164.all;...

Trevligt med respons. Jag sökte på google efter det du sa om "testbänken", det verkar dock vara mer arbete att utföra, men det är väl så man skall göra antar jag. Men det är alltså inte omöjligt att få till det med force kommandon? Om jag läger upp min VHDL-kod, kan du ge exempel på hur ja...

Hej, är ny här på forumet och passar på att fråga en sak gällande programmet modelsim. Jag har skrivit en VHDL-kod och vill gärna se hur utsignalerna ser ut genom att simulera min kod. Dock händer det inte så mycket med utsignalerna efter att jag har simulerat koden. Jag har läst lite om något som k...