Logiskt el problem (med reläer ?)

[Phiplex]

Jag har ett logiskt problem med ett antal IN-signaler på 18-24V som beroende på hur och när de varit in/aktiva (av/på = 0/1) ska åstadkommas en slutning (i ett relä) i en viss situation.

Helst vill jag hitta en lösning mha (små) reläer och ev enkla komponenter (konding, ev motstånd, kanske någon IC).

Det lär tyvärr inte finnas fysiskt utrymme och inte heller spänningsmatning för att kunna använda en lösning med t.ex RPi eller Arduino.

Så här ser de inkommande signalerna ut i bifogade figur.

Tillfälle
Jag beskriver tre olika situationer eller tillfällen (T1, T2, T3) för hur signalerna är inaktiva resp aktiva i förhållande till varandra.

Signaler
De tre IN-signalerna kallar jag S1, S2 och S3.

Den resulterande utsignalen, egentligen endast en potentialfri slutning kallas U1.

(Sedan finns även kanske en hjälpsignal kallad H1 - om den behövs.)

Beskrivning
Vid Tillfälle 1 (T1) och Tillfälle 2 (T2) ska aldrig Utsignal 1 aktiveras, dvs alltid var ’öppan’ = ’inte sluten’ (av/off/0/inaktiv).

Dessa två tillfälle T1 och T2 beskrivs bara för att visa hur signal S1 och S2 kan förekomma (vara aktiva) vid de tillfällen även signal S3 kan vara aktiv.

Tillfälle T1 visar att ibland kan S3 förekomma helt självständigt och utan att någon annan signal (S1, S2) är eller har varit aktiva.

Tillfälle T2 visar att när S2 förekommer (= är aktiv, på/on/1) och efteråt när S2 sedan upphör = blir inaktiv (av/off/0) då aktiveras alltid S3 strax efteråt inom max 1 sekund.

Tillfälle T3, som är där mitt problem finns, då har S1 varit aktiv en kort stund. Så fort S1 blir aktiv blir också S2 aktiv och fortsätter att vara aktiv även efter S1 åter blivit inaktiv. När S2 sedan upphör = blir inaktiv (av/off/0) då aktiveras åter alltid S3 strax efteråt inom max 1 sekund. Dvs på samma sätt som vid T2.

MEN, eftersom S2 vid tillfälle T3 blev aktiv efter att även S1 varit aktiv, så ska vid detta tillfälle T3, utsignalen U1 bli kortvarigt aktiv (~ 1 sek) när sedan S2 upphör = blir inaktiv.

Jag är tyvärr inte tillräckligt smart för att räkna ut hur jag ska åstadkomma en enkel lösning på detta logiska problem. Hoppas därför på hjälp av alla som begriper.

[ojz0r]

Ser sekvensen alltid ut så?
Sker stegen i synk, dvs tex i T3: Blir S3 aktiv i samma ögonblick som S2 har släppt eller är det en tidsfördröjning?

Beroende på svaren på ovan frågor så tror jag att det räcker med två relän (S1 och S2) och ett tidrelä (S3).
Dock är det tidigt på morgonen så jag kanske inte är så klartänkt än.

[Phiplex]

Tack för all hjälp jag kan få: i T3 ser sekvensen alltid ut som i diagrammet, dvs S3 blir alltid aktiv (strax) efter att S2 har släppt, men jag måste nog räkna med en viss tidsfördröjning - kanske 1-2 sek, som jag försökte rita, men det blev nog lite för smått. I diagrammet framgår nog dessutom ~ 1 sek max mellan att S2 släpper och S3 blir aktiv - det kan troligen vara lite mer, då allt beror på mekanik som ursprungligen åstadkommer alla signalerna.

Egna tankar på ev lösning:
Har själv nu funderat på att använda ett bistabilt relä, och låta de 18-24V jag får i signal S1 första göra SET på detta bistabila relät (kalla det RB1).

Sedan låter jag signalen S2 och de 18-24V därifrån via en diod dra ett litet ”extrarelä” (kalla det RX2) över vilken det parallellt också ligger en kondensator. Denna kondensator får då dimensioneras så att när S2 faller behåller kondensatorn ändå spänningen över extrarelät RX2 i några sekunder, dvs minst så länge att signalen S3 alltid hunnit dra (vilket alltid sker efter S2 fallit). När sedan extrarelät RX2 till slut faller (laddningen i kondensator är slut) då låter jag RX2 göra RESET på det bistabila relät RB1. På så sätt tror jag att jag har från relät RB1 skapat den gröna hjälpsignal H1 som finns inritad i diagrammet.

Med hjälp av denna hjälpsignal H1 och signal S3 (som båda då är aktiva samtidigt) kan jag få ett nytt tidrelä RT3 att dra i kanske ca 1 sek och därifrån erhålla utsignalen U1.

Skulle detta kunna vara en tänkbar lösning? Kanske går det göra enklare? Det är kanske också är samma lösning som du funderade på?

[FormerMazda]

Om plats finns för reläer och kondingar och annat, finns det då inte plats för en mikrokontroller av något slag?
Nu känns detta som nåt industriellt så kraven kanske är annorlunda mot ett hemmabygge, men med en mikrokontroller skulle jag säga att du inte behöver fundera så mycket mer utan bara bygga och driftsätta.

[ojz0r]

Beskriver hur jag tänker i ladderformat (pga ascii):

Kod: Markera allt

24V                   0V
|                      |
|  S1      KT3         |
+--| |--+--|/|---(K1)--+
|       |              |
|  K1   |              |
+--| |--+              |
|                      |
|  S2      K1          |
+--| |-----| |--(KT2)--+ KT2: TOF 1s
|                      |
|  S3      KT2         |
+--| |-----| |--(KT3)--+ KT3: Impulsrelä 1s
|                      |
|  KT3                 |
+--| |-----------(U1)--+

Men är problemet platsbrist så tar nog dessa komponenter upp för stor plats.

[Phiplex]

Som jag skrev i första inlägget är jag tyvärr inget vidare smart - så jag begriper inte ens schemat i ”ladderformat” (som jag inte vet vad det heller är, tyvärr). Går det att förklara - som för en 5-åring? Många tack isåfall, och för att ni hjälper mig.

Ang utrymme, så har jag plats i ungefär som en el-dosa - t.o.m lite mindre. Men små sk kretskortsrelä är inte stora, och sådana kan jag nog trycka in - hoppas jag.

[Icecap]

(KTx) = reläspole på KontakTor x.
| | = Switch (brytare), Normally Open (NO).
|/| = Switch, Normally Closed (NC).

[ojz0r]

Nästan Icecap

Jag tänkte:
KT = Tidrelä (Kontaktor Tid)
K = Relä (Kontaktor)

Dock är det kanske inte standard att det heter just KT.

[alexanderson]

"Mickey Mouse Logic" tillsammans med ett elektromekanisk relä kan lösa dina problem.

[Phiplex]

Har med stöd av all hjälp och input jag fått, funderat ett tag och nu konstruerat en krets som jag tror och hoppas kan lösa mitt problem. Finns i bilden nedan men även här https://tinyurl.com/3udp63nm

Blev enklare än jag trodde, och hoppas lösningen i min ritning är förstålig (och att jag tänkt rätt). Den innehåller två tvåpoliga reläer - ett till vänster RS1 och ett till höger RS2 i bilden, där det senare är självlåsande (bistabilt) ända tills matningsspänningen (S2) försvinner - dvs även efter att S1 och därmed RS1 släppt, och ända till även också S2 blir inaktiv.

Insignalerna är här ritat som slutningar i brytare och stämmer ganska väl med hur det ser ut i verkligheten. Det finns förstås ett mekaniskt och tidsmässigt samband mellan S1, S2 och S3 och det sambandet framgår av tidigare diagrammet, särskilt T3.

Men det finns nog ett litet kvarvarande problem pga tidsfördröjning mellan de olika insignalerna - särskilt mellan att S2 faller och S3 blir aktiv. Dessa tidsfördröjningar beror på att insignalerna ursprungligen kommer från mekaniska prylar som tar viss tid att reagera.

Jag behöver åstadkomma en fördröjning i frånslaget av det högra relät RS2, så att det inte faller omedelbart när S2 försvinner, för annars hinner slutningen i ”utsignalen” U1 försvinna innan ”signalen” S3 hunnit blir aktivt, vilket den alltid blir strax (1-2 sek) efter att S2 faller/försvinner.

Den fördröjningen i frånslaget för det högra relät RS2 hoppas jag kunna åstadkomma med hjälp av en kondensatorn C1 (värdet i bilden är inte dimensionerat, utan bara ett exempel). Fördröjningen måste ju även vara såpass lång, utöver tiden mellan S2 faller och S3 blir aktiv, att slutningen U1 blir tillräckligt lång (efter att S3 blivit aktiv). Men det räcker nog med högst 1 sek lång U1 slutning (troligen mindre). Alltså för att det som i bilden är ritat som en lampa ska hinna reagera (i verkligheten är det mycket mer än en lampa).

Det är denna tidsfördröjning jag är lite fundersam på om ni tror jag kan åstadkomma på detta sätt. Vad tror ni som kan sådant här? Eller måste jag istället för RS2 använda ett särskilt tidsrelä (med inbyggd tidslogik) som har en frånslagsfördröjning. Kräver väl då även fast extra matning med 24V gissar jag. Har ni isåfall förslag på ett sådant OBS litet tidsrelä med frånslagsfördröjning (helst inte större än ett kretskortsrelä).

Verkar min lösning i övrigt vettig? Kan man även förbättra min ritade lösning på något sätt, tror ni?

Vill också påpeka, vilket jag inte gjorde inledningsvis, att signalerna S1 och S2 är galvaniskt skilda från signalen S3 (olika kretsar) - men det är i min lösning inget problem för ”utsignalen” U1, som egentligen bara är en potentialfri slutning, kan bara sluta kretsen där S3 förekommer.

IMG_2632.jpeg